一、PI分析概述
电源完整性研究的是电源分配网络（Power Distribution Network, PDN），包含电源的源头、电压变换VRM、PCB上的储能电容(bulk cap.)和去耦电容(decoupling cap.)、PCB上的电源和地平面、芯片封装内的电源和地网络、Die上的电容，如下图1所示：
图1 电源分配网络
电源经过的路径依次是供电电源-->VRM单元-->储能电容/去耦电容-->PCB平面电容-->芯片封装内的电源和地网络-->Die电容。电源的供电顺序可以用“远水解不了近渴”来理解，也就是说供电像水厂的水运输一样逐级传递，如下图2所示：
图2 水运输与电传输的等效关系
水的逐级传递过程：山泉水-->水厂-->桶装水-->水杯-->喝到口中。也就是说，Die电容的供电从上一级芯片封装内的电源和地网络获取，而不会越级直接从供电电源获取。
二、电源噪声的主要来源
电源系统中，噪声是影响电源完整性的一个主要问题，明确噪声来源，可以更有效地去避免、解决噪声问题。电源噪声的主要来源有：
1）VRM电压变换单元输出的噪声：像我们常用的LDO和DC/DC等，在输出电压时，都会有一定的输出纹波，在器件的Datasheet中有明确的规格参数。原理上，LDO、DC/DC之类的稳压芯片都是通过感知的输出电压与电流对输出做调整，但是这个调整是需要时间的，一般当负载电流的变化在DC到几百kHz内时，VRM单元可以做出很好的响应。如果负载瞬态电流的变化速率要求更高，输出就会出现电压跌落，形成噪声，这时就需要添加额外的去耦电容来满足需求。
2）走线的直流电阻与寄生电感：长距离的供电走线会产生直流压降；走线、引脚、过孔、去耦电容的寄生电感会使高频阻抗增加，使电压出现波动，形成噪声。
3）PCB上Core/IO逻辑状态跳变产生的噪声：即由于同步开关输出（SSO）引起的同步开关噪声（SSN）。芯片引脚在逻辑状态的切换时，会有一个大的瞬态电流流过回路，造成地平面波动，造成芯片的地和系统地不一致，称为地弹噪声，也会造成芯片和系统的电源有差压，称为电源反弹噪声。
4）电源与地平面谐振引入的噪声：电源和地平面可以看成由许多电感和电容构成的平面网络，平面层之间可以看成一个谐振腔体，在谐振点附近也会进一步增强谐振，产生噪声影响信号完整性。需根据谐振点的位置布置去耦电容来降低平面的谐振特性，降低电源与地平面的阻抗。
5）邻近电源网络耦合的噪声：该噪声主要通过容性耦合和感性耦合的方式在邻近平面上产生。在PCB叠层设计时，应尽可能使电源平面不相邻。
6）其他部件耦合的噪声：因邻近走线或平面附近布置的器件通过辐射、传导引入的噪声。
三、PI分析的目标
3.1 电源完整性设计的目的
1）控制电源噪声，提供干净稳定的电压；
2）实时响应负载对电流的快速变化；
3）为其它信号提供低噪声回流路径。
电源产生波动的原因是实际电源平面存在阻抗，在瞬间电流流过时会产生一定的电压浮动。因此，就要保证足够低的电源平面的阻抗，实现电源的完整性设计。
电源系统的目标阻抗定义为：电源目标阻抗=最大允许纹波电压/瞬时动态电流，即ZPDN=V*Ripple/△Imax。其中，V是电源电压，Ripple是允许的电压波动范围，一般为5%或3%，△Imax为负载芯片的最大瞬态电流变化量，可以采用负载最大工作电流的一半。
对电源与地平面间的阻抗特性分析可以采用仿真软件进行，可以得到一个PDN（电源分配网络）的输入阻抗，例如下图3所示：
图3 PDN网络的输入阻抗
由于不能确定电源的负载电流工作频点，设计要求整个频率范围内都要满足PDN的目标阻抗。虽然因去耦的需求会使用更多的电容，但是这样会使设计具有广泛的实用性。如图4所示是图3例子中加入高频、低频去耦电容后的PDN网络的频率阻抗特性：
图4 加入高频低频去耦电容后的PDN网络的频率阻抗特性
3.2 PI分析的设计实现方法
1）电压变换单元VRM设计
电压变换单元VRM通常指DC/DC和LDO，一般放置在有源器件的电源入口。对于此类电路的噪声是由稳压芯片决定的，只能根据Datasheet进行详细设计，合理布局布线。
2）直流压降及通流能力
表1 常温下铜皮走线的最大通流能力
此类噪声主要由走线的直流电阻与寄生电感造成，需要考虑线路板过孔的通流能力，同时也要考虑线宽与电流的关系，如上表1所示。当电流通过狭窄区域时，会产生较大的电流密度，从而导致PCB局部温度升高。我们应该使板上的电流密度分布均匀，最大值不要超过常用的经验门限（100A/mm2），避免出现走线局部电流密度大导致热可靠性问题。
3）电源内层平面的设计
PCB内层的电源平面不但可以给器件提供电源，还为信号提供回流。电源平面和地平面都可以作为信号的回流路径，但地信号在单板的分布比单一电源网络要广，地过孔在PCB广泛分布，回流信号会沿着地过孔回流到另一个地平面。电源平面和地平面会构成平面电容，且随着平面距离越小，容值越大，这为高速信号门电路的快速翻转提供能量保障。
因此在PCB叠层设计时，应尽可能使电源平面与地平面成对出现且距离接近，距离一般控制在5mil内，最大不超过10mil。若电源平面和地平面之间的距离较大，则需要在芯片电源和地之间额外加去耦电容，增强电源和地平面之间的电容耦合性。为了使电源具有良好的完整性，元器件布局时一般以相邻面为地平面参考层。在设计走线参考平面层时，尽可能让所有高速信号的参考平面都选择地平面为参考平面。增加地平面参考层是改善信号质量及PCB EMC特性的有效设计方法。
信号层需要避免直接相邻，防止信号互相干扰，如无法避免则两个信号层之间走线应采用横平竖直的走线，不要重叠并行走线，增大两个相邻信号层之间的间距。对于BGA类供电电源，有时需要在一个电源平面上布置多个电平的电源，这就需要进行电源平面的分割。分割时应尽可能使各平面的边界形状规则，面积尽可能大。举例如下图5所示：
图5 电源平面的分割电源平面分割
要注意：
1）分割方式要简洁合理，满足载流能力。
2）考虑不同电压平面之间的爬电距离，相邻的不同压值的电源平面电压值差越大，爬电距离也应设计得越大。
四、电容去耦
我们在电路设计中使用电容器的目的有很多，比如储能、滤波、旁路、去耦、检波、补偿、振荡、移相、波形变换……等等，但其本质特性或作用就是：
1）储能/供能 （对应电容的容值和电压）
2）隔直（流）通交（流）（对应电容的频率阻抗特性）
4.1 电容的阻抗频率特性
首先我们要了解电容的实际特性。实际电容器中除有容量成分Ｃ外，还有因电介质或电极损耗产生的电阻（ESR）及电极或导线产生的寄生电感(ESL)。
图6 理想电容和真实电容模型
ESL为串联电感、ESR为串联电阻，C为理想电容。根据模型，电容的复阻抗为：
由上式可知当容抗（ωC）和感抗(ωL) 相等，相互抵消，电容的阻抗值|Z|最低。
因此当信号频率由下式计算得出的频率，也被称为：电容的谐振频率：
电容阻抗随信号频率变化的阻抗特性曲线如下图7所示：
图7 电容的阻抗特性
|Z|的频率特性呈V字型（部分电容器可能会变为U字型）曲线，ESR也显示出与损耗值相应的频率特性。
上图7中阻抗最低点对应的频率就是电容的谐振频率25MHz附近。随着频率升高，ESR先逐渐降低，再缓慢上升。可以说从起始频率到谐振频点之前，电容的阻抗特性以容抗为主，当频率点越过谐振频点后，总的阻抗值会随频率升高而升高，电容的阻抗以感抗为主。因此，在电容去耦设计中，当噪声频点在谐振点附近时，滤波效果最好，可以为噪声提供一条低阻抗的回路。
图8 电容的频率阻抗特性 图9 电容频率特性及电流电压相位
总结如下：
低频范围：低频率范围的|Z|与理想电容器相似，与频率呈反比趋势减少。
在频率很低时，我们可以看到感抗远小于容抗，并且复阻抗的相位为负值，说明电流超前电压，这是典型的电容充电特性。因此，在低频时，电容主要呈现容性行为。ESR值也显示出与电介质分极延迟产生的介质损耗相应的特性。
谐振点：频率升高，则|Z|将受寄生电感或电极的比电阻等产生的ESR影响，偏离理想电容器（红色虚线），显示最小值。|Z|为最小值时的频率称为谐振频率，此时|Z|=ESR。
若大于谐振频率，则元件特性由电容器转变为电感，|Z|转而增加。低于谐振频率的范围称作容性区域，反之则称作感性区域。在谐振点，容抗和感抗相互抵消，总阻抗达到最小值，复阻抗相位为0，表现为纯电阻特性。这一点即是电容的自谐振频率。在谐振频率左侧，电容主要呈现容性，而在右侧，则主要呈现感性。
ESR除了受介电损耗的影响，还受电极自身抵抗行程的损耗影响。
高频范围：谐振点以上的高频率范围中的|Z|的特性由寄生电感(L)决定。高频范围的|Z|可由公式 （ |Z|= 2）近似得出，与频率成正比趋势增加。
而在高频时，感抗远大于容抗，复阻抗的相位为正值，说明电压超前电流，这是典型的电感施加电压时的特征。所以，可以说在高频时，电容主要呈现电感特性。
以上就是实际电容器的频率特性。重要的是，频率越高，就越不能忽视寄生成分ESR或ESL的影响。随着电容器在高频领域的应用越来越多，ESR和ESL与静电容量值一样，成为表示电容器性能的重要参数。
4.2各种电容器的频率特性
以上就电容器的寄生成分ESR、ESL对频率特性的重要影响进行了说明。另外电容器种类不同，寄生成分也会有所不同。接下来对不同种类电容器频率特性的区别进行说明。
图10 不同种类电容的频率阻抗特性
上图10表示静电容量10uF各种电容器的|Z|及ESR的频率特性。除薄膜电容器以外，其它都是SMD型电容器。
上图所示电容器的静电容量值均为10uF，因此频率不足1kHz的容量范围|Z|均基本为同等值。但1kHz以上时，铝电解电容器或钽电解电容器的|Z|比多层陶瓷电容器或薄膜电容器大，这是因为铝电解电容器或钽电解电容器的电解质材料的比电阻升高，导致ESR增大。薄膜电容器或多层陶瓷电容器的电极中使用了金属材料，因此ESR很低。
多层陶瓷电容器和引脚型薄膜电容器在谐振点附近的特性基本相同，但多层陶瓷电容器的谐振频率更高，感性范围的|Z|则较低。
由以上结果可以得出，SMD型的多层陶瓷电容器在较宽的频率范围内阻抗都很低，也最适于高频用途。以上各种电容的应用特性整理如下：
表2 各种电容的应用特性
4.3 多层陶瓷电容器（MLCC）的频率特性
多层陶瓷电容器可按原材料及形状分为很多种类。下面就这些因素对频率特性的影响进行说明。
(1)常规的MLCC陶瓷电容的曲线图
来看下图11常规的MLCC陶瓷电容的阻抗-频率曲线图。可以看出，不同的电容，曲线是不同的。
从容抗计算公式：Xc = 1/jωC中可看到：当电容值C越大，那么在低频段的同频率（相同ω）的容抗就越小。
那为什么只有低频段是C越大而Xc越小呢？从电容容抗定义来说，Xc=1/jωC，应该是一直是C越大而容抗越小。那是因为寄生电感L的原因，当寄生电容器达到谐振频率之后，电容器的阻抗Zc就会逐渐增加，而容值C越小则谐振频率点就越大（电容器谐振点频率对应的其最小阻抗：ESR）。
所以通常容值大的电容ESR要小些，谐振频率低些，主要滤低频。容值小电容的ESR要大些，谐振频率要高些，主要滤高频。
(2) 关于ESR
处于容性区域的ESR由电介质材料产生的介质损耗决定。Class2(种类2)中的高介质率材料因使用强电介质，故有ESR增大的倾向。Class１(种类1)的温度补偿材料因使用一般电介质，因此介质损耗非常小，ESR数值也很小。
谐振点附近到感性区域的高频范围中的ESR除受电极材料的比电阻率、电极形状（厚度、长度、宽度）、叠层数影响外，还受趋肤效应或接近效应的影响。电极材料多使用Ni，但低损耗型电容器中，有时也会选用比电阻率低的Cu作为电极材料。
（3）关于ESL
多层陶瓷电容器的ESL极易受内部电极结构影响。设内部电极大小的长度为l、宽度为w、厚为d时，根据F.W.Grover，电极电感ESL可用公式
表示。
由此公式可得知，电容器的电极越短，越宽，越厚，则ESL越小。
下图表示各尺寸多层陶瓷电容器的额定容量与谐振频率的关系。相同容量，尺寸越小，谐振频率越高，则ESL越小。由此，可以说长度l较短的小型电容器适用于高频领域。
由右上图14的频率特性可知，即使容量相同，LW(长宽)逆转型电容器（如图13）的阻抗低于一般电容器，特性优良。使用LW逆转型电容器，即使数量少于一般电容器，也可获得同等性能，通过减少元件数量可以降低成本，缩减实装面积。
（4）不同封装相同容值的区别
相同容值电容的封装越大，它的ESL和ESR越大。耐压值也会不同。
通常情况下，较大的电容器封装会增加电流环路，导致电感（ESL）较大。同样，多余的材料会导致电阻（ESR）更高。
4.4 获得频率特性数据的方法
频率特性数据可通过阻抗分析仪或矢量网络分析仪获取。也可在各元器件厂商的Web网站中确认。
图15 Murata设计辅助工具"SimSurfing"-电容参数及特性
上图为村田提供的设计辅助工具"SimSurfing"的图像。可通过选取型号和希望确认的项目，显示特性。还可下载SPICE网络清单或S2P数据作为模拟用数据。方便大家灵活运用到各种电路设计中去。
4.5 利用去耦电容处理电源噪声
去耦（decoupling）电容也称退耦电容，一般都尽量靠近有源器件如IC的电源引脚Vcc放置且并联到地。去耦电容的主要功能就是提供一个局部的直流电源给就近的有源器件，以减少器件的开关噪声在线路板上的传播并将噪声引导到地，即滤除噪声，使电压稳定干净，保证IC的正常工作，并防止它传输噪声而影响其它电路的性能。
这里进一步解释一下。尤其是对于高频器件，其工作时内部大量的开关进行0/1电平的快速翻转导致所消耗电流是不连续的，造成瞬态电压突变，而且频率很高，而器件Vcc到前级总电源有一段距离，即便距离不长，在频率很高的情况下，线路上寄生电感的阻抗影响也会非常大，导致器件在需要电流的时候，不能被及时供给。而去耦电容可以弥补此不足。这也就是为什么很多电路板在高频器件Vcc管脚处都要并联小电容的原因之一，同时这个去耦电容也把高频器件本身和前后级产生的高频开关噪声（SSN）过滤到地平面, 避免前后级相互间的耦合干扰。
实际电路中我们需要去耦的频率范围会比较宽，包括电源的低频开关噪声、各种有源器件的开关噪声、高速CPU/GPU/FPGA的高频噪声，以及各种开关噪声的高次谐波，因此一个电容搞不定，那怎么办呢？我们经常有两种方法来解决，一种是使用若干个大电容和小电容并联，还有一种是使用多个相同的电容并联。下面我们来看看这两种方法达到的效果分别是怎样的呢？
1）相同容值相同封装的电容组合：下图16举例说明了其频率阻抗特性曲线，可以看到并未展宽低阻抗的频带，但是减小了谐振频点的特性阻抗。
图16 相同容值相同封装的电容并联频率阻抗特性
2）相同容值不同封装的电容组合：下图17举例说明了其频率阻抗特性曲线，该方式会展宽低阻抗频带。
图17 相同容值不同封装的电容并联频率阻抗特性
3）不同容值不同封装的电容组合：下图18举例说明了其频率阻抗特性曲线，该方式可以有效地展宽低阻抗频带。
图18 不同容值不同封装的电容并联频率阻抗特性
4）不同容值相同封装的电容组合：下图19举例说明了其频率阻抗特性曲线，该方式可以有效地展宽低阻抗频带。
图19 不同容值相同封装的电容并联频率阻抗特性
5) 电容并联作为去耦电容时，需要抑制并联谐振峰的问题，如下图20举例所示：
图20 去耦电容的并联谐振
当噪声频率大于f1并小于f2时，大电容呈感性、小电容呈容性，两者并联，等效为一个电感和一个电容并联，构成了LC并联谐振电路，并在某一个频率点发生并联谐振，导致该处阻抗很大。如果负载芯片的电流需求正好落在这个频率，那么会导致电压波动超标。所以，需要选择合适的电容进行搭配并联。
6) 当电容安装到电路板上后，还会引入额外的寄生参数，从而引起谐振频率的偏移。充分理解电容的自谐振频率和安装谐振频率非常重要，在计算系统参数时，实际使用的是安装后的谐振频率，而不是电容的自谐振频率，因为我们关注的是电容安装到电路板上之后的表现。
数字电路中典型的去耦电容值是0.1μF。这个电容的寄生电感加上焊盘、引线、过孔的寄生电感的总的分布电感大约是5nH，它的谐振频率点大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。去耦电容的电容值可以大致按10倍法则的经验，近似按C=1/f来计算，即10MHz取0.1μF，100MHz取0.01μF。
表3 去耦电容对应频率范围的近似取值
我们再看一下一个实际的电子产品上的电源是如何输送到器件内部的，在“能量”供应的路途中有各种“阻抗”阻碍着供给的效率，这就需要在每个环节提供不同形式、反应速度不同的“仓储”来应对不同突发状况的出现，确保每个局部安定团结、局部和局部之间相安无事。当然这些“仓储”位置的选址也是非常关键的，这是我们下面要讲的内容。
图21 电源网络电容配置示意图
一个实际的产品一般需要多种电容的组合来去耦，以实现整体性能最优。
4.6 去耦电容的摆放
使用电容组合或电容阵列来对电源去耦，那这些数量的电容应放置在什么位置，如何进行组合，在工程中必须去考虑。我们常有的结论去耦电容尽可能放置到芯片附近，但究竟是多近才是合理的，其实这里考虑到了电容放置的距离，也就是电容的去耦半径问题。电容放置的距离大于电容自身的去耦半径，电容的去耦效果将大大降低或完全丧失它的去耦作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。芯片工作时需求电流是动态变换的，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一波动电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。设自谐振频率为 f，对应波长为λ，补偿电流表达式可写为：
其中，A 是电流幅度，R 为需要补偿的区域到电容的距离，C为信号传播速度。
当扰动区到电容的距离达到λ/4 时，补偿电流的相位为π ，和噪声源相位刚好相差180 度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿无法及时送达。为了能有效传递补偿，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。距离越近，相位差越小，补偿传递越多，如果距离为0，则补偿可以百分之百传递到扰动区。这就要求噪声源距离电容尽可能的近，要远小于λ/4 。实际应用中，这一距离最好控制在λ/40~λ/50 之间，这是一个经验数据。例如：1nF 陶瓷电容，如果安装到电路板上后总的寄生电感为 1.6nH，那么其安装后的谐振频率为125.8MHz，谐振周期为7.95ps。假设信号在电路板上的传播速度为166ps/inch，则波长为47.9 inch。电容去耦半径为47.9/50=0.958 inch，大约等于 2.4cm。也就是说本例中的电容只能对它周围2.4cm范围内的电源噪声进行补偿，即它的去耦半径2.4 cm。
从以上计算可知电容越小，谐振频率越高，对应的波长也就越短，在实际工程使用中去耦半径也就越小。对于大电容，因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也就是为什么我们不太关注大电容在电路板上放置位置的原因。对于小电容，因去耦半径很小，应尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要尽可能近的靠近芯片放置。从减小回路分布电感的角度来看也同样要求去耦电容摆放要尽量靠近芯片。
简而言之，放置去耦电容的基本规则：最小化电阻，最小化电感。
容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽靠近芯片。下图22是一个摆放位置的参考实例。本例中的电容等级大致遵循10倍等级关系。
图22 高速IC的去耦电容放置位置参考实例
还有一点要注意，在放置时，最好均匀分布在芯片的四周，对同一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。如果把图中的680pF 电容都放在芯片的（视图方向）上部，由于存在去耦半径问题，那么就不能对芯片下部的电压扰动很好的去耦。
在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也 同样。这样流电容的电流回路为：电源平面->过孔->引出线->焊盘->电容->焊盘->引出>过 孔->地平面，下图23直观的显示了电流的回流路径。
图23 去耦电容电流的回流路径
放置过孔的基本原则就是让这一环路面积最小，从而使总的寄生电感最小。下图显示了几种过孔放置方法。
图24 高频去耦电容的焊盘过孔位置设计
（A）第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。
（B）第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。
（C）第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。
（D）第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽用这种方法。
（E）最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。
推荐使用第三种（C）和第四种（D）方法。
需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔。任何情况下都不要这样做。最好想办法优化电容组合的设计，减少电容数。
由于印制线越宽，电感越小，从焊盘到过孔的引出线尽量加宽，如果可能，尽量和焊盘 宽度相同。这样即使是 0402 封装的电容，你也可以使用20mil宽的引出线。引出线和过孔安装如图25所示，注意图中的各种尺寸。
图25 推荐的高频电容引出线和过孔尺寸
对于大尺寸的电容，比如板级滤波所用的钽电容，推荐用图26中的安装方法。
图26 低频大电容过孔位置
五、结束语
电源系统去耦设计要把引脚去耦和电源平面去耦结合使用以达到最优设计。时钟、 PLL、 DLL 等去耦设计要使用引脚去耦，必要时还要加滤波网络，模拟电源部分还要使用磁珠等进行滤波。针对具体应用选择去耦电容的方法也很流行，如在电路板上发现某个频率的干扰较大，就要专门针对这一频率选择合适的电容，改进系统设计。总之，电源系统的设计和具体应用密切相关，不存在放之四海皆准的绝对标准方案。关键是掌握基本的设计方法，具体情况具体分析，才能很好的解决电源去耦问题。
