什么是 DFT?

可测性设计 (DFT) 是适应集成电路的发展的测试需求所出现的一种技术，主要任务是设计特定的测试电路，同时对被测试电路的结构进行调整，提高电路的可测性，即可控制性和可观察性。按测试结构分，目前比较成熟的技术主要有扫描设计 (ATPG)、内建自测试 (BIST)、边界扫描设计 (BSCAN) 等。其中ATPG 用于测试芯片的数字逻辑电路，BIST 多用于测试芯片的片上内存，BSCAN 用于测试芯片的 IO 端口。

可测性设计技术源于武器装备测试需求，在集成电路测试需求的推动下蓬勃发展起来。

随着可测性技术的发展，相应的国际标准也在制定和更新。为了统一各种可测性技术，尽可能使测试方法，结构，接口和数据格式具备通用性和可复用性，工业界开发了一种更为简单，标准化的可测性设计方法-也就是设计标准。1990年起，IEEE组织陆续推出了IEEE1149.1，IEEEE 1149.4，IEEE 1149.5，IEEE 1149.6，IEEE P1500，IEEE P1687(IJTAG)标准。可测性设计的国际标准由简单系统到复杂系统，由数字到模拟，由低速到高速，不断演进，以应对日益增长的测试需求。

虽然已经有成熟的国际标准和和DFT技术，但是集成电路芯片的设计越来越复杂，集成度越来越高，工艺线宽越来越小。当前SOC芯片的可测试性设计面临的难题也越来越多。

（1）深亚微米、纳米工艺不断涌现，半导体器件特征尺寸越来越小，不断涌现出新的失效类型，串扰、电迁移和信号完整性问题更为突出；

(附注：串扰是两条信号线之间的耦合，信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。)

（2）随着设计规模迅速提升，测试向量数目也随之急剧增加，我们迫切需要有效的测试向量压缩手段。采用什么样的硬件电路能够实现所需要的解码与编码，使这个硬件电路门数最小，同时它对电路性能的负面影响最小。这个问题一直困扰着工业界和学术界；

（3）数/模混合系统的可测试性设计非常困难，往往需要采用一套复杂的DSP系统来实现，而且成本极高，速度太慢，造成极大的硬件开销，因而不适合工业化测试；

（4）芯片的工作速度不断提升，数字信号在高速的数字通道上会表现出复杂的模拟特性，因而对ATE提出了更高的要求，在许多情况下，我们还必须进行实速测试；

（5）为了缩短芯片的测试时间，我们往往采用并行测试的方法，并行测试的基本问题是要对各个IP核进行测试调度，以便在最短的时间内完成测试。但是由于所考虑的问题具有复杂的数学模型，甚至有许多不确定的因素，造成并行测试的极端复杂；

（6）为了缩短上市时间和降低成本，集成电路的设计越来越多的采用基于IP的设计技术。但是，IP核提供商往往不愿意过多的透漏IP核的具体实现细节。在这些情况下，测试设计工作者往往没有足够的信息来设计高质量的测试；

（7）集成电路在测试过程中的功耗会是正常工作状态功耗的2倍甚至更大，在测试的过程中要避免因为过热而烧坏芯片。

因此，在未来的研究和工程领域，以下问题仍将是研究的热点。

（1）故障模型的研究。随着集成电路设计特征尺寸的逐渐缩小，就需要有更新的故障模型来模拟故障，需要采用新型的可测性设计手段；

（2）测试向量的压缩处理技术与解压缩技术，包括将这些技术用一个IP核-硬件电路来实现的方法；

（3）可测试性系统结构的构建。目前IEEE 1500标准依然在酝酿之中。该协议的相关问题，包括高效的 TAM 和 Wrapper 的设计仍然在继续探讨之中；

（4）边界扫描标准的工业化问题。这里是指IEEE 1149.4和IEEE 1149.6,自从这两个协议提出以来，它们的使用还仅仅局限于学术界的讨论研究。即使世界上最先进的EDA提供商目前也没有在他们的工具中集成该项功能。另外如何开展它们，在实际工程中的应用也将是一个研究热点；

（5）芯片的复杂性、上市时间、量产时间等要求日趋苛刻，SOC 芯片内的嵌入式内核数目与日俱增，如何更有效的并行测试这些内核，我们需要更高效的测试调度算法；

（6）随着测试结构的复杂化，SOC 芯片内部布局布线将会非常麻烦，因此，如何实现高故障覆盖率和低功耗BIST仍将是热门研究方向。‘

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那么对DFT技术的发展，可思考以下问题：

1 如何在可测性设计中实现低功耗测试？

2 如何在可测性设计中实现数模混合电路测试？

3 对高速和复杂SOC系统，我们如何提高测试覆盖率？

4 在可测性设计中，我们如何调度实现并行测试，以减少测试时间？