1. 所有的高频信号线必须邻近参考平面；
2. 避免时钟信号谐波重叠，给每个时钟信号制订出谐波表；
3.时钟信号的环路要尽可能小；
4. 如可能的话，要使用多层PCB，要设置专门的电源和地线层；
5. 给器件的放置位置和放置方向足够的考虑；
6. 使信号层与参考层的间距尽可能小(小于10密尔)；
7. 高于20MHz的PCB应当有两个以上的地线面；
8. 当电源面和地线面相临近的情形，要使电源面的边缘向内缩进20倍的两个层面间距大小；
9. 如有可能，将时钟信号线布线埋在电源和地线层中间层上；
10. 在电源和地线面上不要开槽；
11. 如果电源或地线要分割的话，走线不要跨越缝隙地带；
12. 在时钟线的驱动端加30到70欧姆的电阻负载以平缓信号的上升/下降时沿；
13. 将时钟信号和高速电路放置在远离I/O的区域；
14. 给DIP封装的器件配置至少两个等值的去耦电容，给QFP封装的器件配置至少4个等值的去耦电容。对高频的/高功率的/噪声敏感的IC器件要配置多个去耦电容；
15. 对于高于50MHz的PCB，可以适当考虑使用埋电容的方法来实现去耦；
16. 通过端接匹配技术实现阻抗控制布线；
17. 在阻抗控制布线的PCB上，除非两个走线层的参考层相同，否则不要对走线进行换层；
18. 在非阻抗控制的PCB上，当时钟信号线布线换层时，要在换层的过孔处放置过孔或电容，以实现高频电流回路的连续；
19. 所有的走线当线长大于或等于信号上升沿/下降沿(以ns计算)时，必须给这根走线加串联匹配电阻(通常是33欧姆)；
20. 对所有的线长大于或等于信号上升沿/下降沿(以ns计算)的网线进行仿真分析；
21. 在I/O区域连接逻辑地到机壳(要用非常低阻抗的连接)地；
22. 在时钟和晶体振荡器的地方将地线和机壳地连接起来；
23. 根据设计需要往往要额外另外增加到机壳地的连接；
24. 子板(有高频，噪声器件，或外接电缆)与主板或机壳的连接必须仔细处理(不要只是依赖连接器件上的地线引脚)；
25. 对所有的I/O线提供共模滤波器，将所有的I/O线在PCB上指定的I/O区捆绑在一起；
26. 用在I/O滤波器的并联电容、旁路电容必须有非常低的接机壳地阻抗；
27. 在直流电源线(共模和差模)上使用电源输入滤波器；
28. 许多产品是塑料(壳子)封装的，这需要增加额外的金属参考地；
29. 如哪里有需要可考虑使用板级器件屏蔽；
30. 将所有的散热器接地；
31. 能用低速芯片就不用高速的，高速芯片用在关键地方；
32. 可用串一个电阻的办法，降低控制电路上下沿跳变速率；
33. 尽量为继电器等提供某种形式的阻尼；
34. 使用满足系统要求的最低频率时钟；
35. 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地；
36. 用地线将时钟区圈起来，时钟线尽量短；
37. I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区 来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射；
38. MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空；
39. 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端；
40. 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合；
41. 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些；
42. 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小 电源，地的容生电感；
43. 时钟、总线、片选信号要远离I/O线和接插件；
44. 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟；
45. 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉；
46. 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆；
47. 元件引脚尽量短，去耦电容引脚尽量短；
48. 关键的线要尽量粗，并在两边加上保护地。高速线要短要直；
49. 对噪声敏感的线不要与大电流，高速开关线平行；
50. 任何信号都不要形成环路，如不可避免，让环路区尽量小。
