高密度组装的代表性互连模式有两类，一类是元器件高密度组装，有两种典型的芯片组装方式，即芯片并列式组装（2D）和3D-芯片堆叠组装结构叠层式，如图1和图2所示；另一类是高密度微互连，例如，3D叠层芯片TSV硅通孔、高密度低拱形丝键合，如图3和图4所示。

图1 芯片并列式组装（2D）

图2 3D-芯片堆叠组装结构

图3 3D叠层芯片TSV硅通孔

图4 3D叠层芯片高密度低拱形丝键合

      从电子微组装的发展趋势可以看出，微组装技术的发展必然带来产品的更高密度封装，而高密度封装的可靠性问题，主要是产品内部热流密度增加导致的温升、微互连间距减小导致的短路风险、封装体内元器件电磁干扰及潜在传播路径等问题。

图5 电子封装50多年的演变和发展趋势

1．2D和3D IC高密度组装的热问题

      2D-IC或3D-IC的高密度组装方式，面临的严重问题是如何散热，这一问题已成为限制高密度集成特别是三维集成技术发展的瓶颈。微组装产品中的有源器件芯片，是微组装产品的主要热源，由于高密度组装，产品热功率密度（W/mm2）增大，芯片之间、芯片与元件之间热耦合效应突出。

      这时，芯片PN结温TJ或沟道温度Tch，以及元件热点温度THS，不仅仅取决于器件自身功耗大小，还取决于邻近元器件的功耗以及相互间的热耦合效应，内装元器件组装密度越高，芯片间的热耦合效应就越明显，引起芯片额外的温升就越高，使得元器件温度余量减少、有机材料加快老化。

      尽管针对高密度封装稳态、瞬态热管理问题，人们开展了大量研究，提出了各种热分析方法和散热设计方法。

      例如，2009年ITRS组装封装技术工作组，在SiP组装封装技术报告中，对于SiP叠层芯片热设计和热管理，提出了针对系统热点和功耗控制的热设计基本原则，在考虑最坏情况和典型使用条件下，建议将最大功耗芯片叠层在底部的主要散热面，最小功率芯片叠层在顶部，并设计基板埋置热沉和系统压电散热器，以保证顶部芯片热点温度控制和系统级散热管理。

      但是，组装密度不断提升和产品体积不断缩小的市场需求，不断给更高封装密度的热设计带来新的挑战。

2．TSV高深宽比（h/d）的互连可靠性问题

      TSV通孔技术是实现芯片3D叠层组装的关键技术。作为多芯片层间互连的TSV通孔，由于有较高的深宽比，以及通孔工艺和结构特性，与基板通孔结构相比，TSV通孔结构面临更严重的热应力、机械应力带来的可靠性问题。

      例如，铜填充的TSV在温度变化应力作用下，铜硅热膨胀失配可能导致TSV的硅基板开裂；TSV与倒装芯片凸点互连的金属间化合物（IMC）在温变剪切应力作用下可能断裂。

      针对3D封装中，TSV通孔的可靠性和失效问题，人们开展了大量研究。

      例如：对3D封装TSV结构热膨胀行为进行了研究，分析了Si/Cu结构的CTE失配结果，认为在温度变化过程中，TSV邻近Si的最大应力是张应力，但同时由于叠片结构中TSV通孔的存在，可以降低芯片分层的风险；

      对超薄芯片堆叠的3D集成组装技术和失效问题进行了研究，认为芯片减薄过程的机械损伤给芯片叠层组装带来潜在问题，当芯片堆叠厚度和TSV数量增加时热膨胀失配更为严重，温变应力下顶层芯片互连点将面临更严酷的可靠性问题，需要设计合适的TSV尺寸并优选材料，以提高温变环境的适应性；

      对基于TSV的片上网络芯片（3D NoC）可靠性问题的研究，认为3D NoC中TSV的主要失效问题，有TSV硅片翘曲、TSV层间垂直连接、CTE失配引起的热应力问题；

      对三维芯片堆叠高深宽比（h/d）的Cu通孔互连研究，认为Cu电镀工艺优化是获得良好导电通道的关键；

      对基于TSV的2.5D和3D堆叠IC模块的测试研究，提出了包含TSV通孔信息的测试流程、测试内容、测试端口的解决方案。

      标准JEP 158（2009）3DChip Stack with Through-Silicon Vias（TSVS）: Identifying，Evaluating and Understanding Reliability Interactions，针对3D芯片堆叠的TSV硅通孔可靠性问题描述，归纳起来有以下观点：

      ● TSV硅片尺度因素、Cu与Si之间CTE差异因素，引起TSV通孔界面应力集中；

      ● 场效应管（FET）对应力敏感，FET电性能变化与其和TSV的距离有关，影响FET耗损；

      ● TSV硅（Si）片非常薄（＜100μm），远比传统器件芯片薄，更易碎或开裂；

      ● 带有TSV的芯片堆叠结构，内部高温热点问题突出；

      ● 薄型TSV硅片（＜100μm），在温循中易翘曲，可能导致与芯片互连的开路，或芯片堆叠工艺中使溶化的芯片倒装凸点焊球在侧面短路；

      ● TSV通孔侧壁的硅氧化绝缘层，可能存在缺陷，导致Cu通路与硅片存在潜在漏电通路。

      从产品层面来看，为提升TSV互连的可靠性，人们关注的热点问题仍是满足可靠性要求的TSV尺寸、材料的设计，目前商业化SiP产品的TSV解决方案，设计了针对2.5D和3D封装的TSV结构和线上/线下测试方法（MEOL）。不过，尽管TSV技术在高密度集成方面具有绝对优势，但TSV技术的高成本和可靠性潜在问题，仍是目前其拓展应用过程中最具挑战的问题。

3．电子微组装其他失效问题

      电子微组装的其他失效问题，还包括丝键合界面退化、芯片黏结强度退化、黏结胶老化等互连问题，内装元器件高密度组装和布线布局带来的电磁干扰和潜在传播路径问题，以及封装盖板开裂、玻璃绝缘子泄漏、水汽渗入等封装问题。

      需要强调的是，微组装失效模式和失效机理，与其承受的载荷应力类型及应力大小直接相关，系统性梳理这些失效模式、失效机理及相关载荷应力，形成失效模式机理库，是微组装可靠性设计的重要基础支撑。ITRS组装封装技术工作组，在2009年的报告中，对系统级封装（SiP）的4类典型失效机理、相关失效的应力和失效部位进行了归纳和分类。SiP失效机理分类及失效原因见表1。

表1 SiP失效机理分类及失效原因